Investigadores de imec han presentado una arquitectura de memoria híbrida NAND-DRAM basada en la tecnología de dispositivo de carga acoplada (CCD), un desarrollo destinado a mejorar la velocidad de la memoria y la rentabilidad. Esta innovadora arquitectura CCD 3D aborda el cuello de botella del “muro de memoria” en la informática de IA, donde las unidades de procesamiento como las GPU experimentan retrasos en la espera de datos debido a un ancho de banda de memoria inadecuado.
El diseño combina la velocidad y la reescribibilidad de la DRAM con la densidad de NAND, distinguiéndola de las disposiciones de celdas de memoria planas convencionales al apilar las celdas de memoria verticalmente. Este enfoque imita la arquitectura 3D NAND y ofrece beneficios potenciales, incluida la reducción de fugas y una mayor rentabilidad debido a la mayor densidad de celdas de memoria.
La tecnología CCD, tradicionalmente utilizada en las cámaras digitales, se ha adaptado para mejorar los sistemas de memoria. El prototipo de imec utiliza óxido de indio, galio y zinc (IGZO) en lugar de silicio, lo que promete ventajas como una mejor retención de datos y un menor consumo de energía. El prototipo ha conseguido velocidades de transferencia de carga superiores a los 4MHz, aunque actualmente incorpora un número limitado de capas apiladas.
Imec proyecta que la arquitectura CCD 3D podría escalar de manera similar a NAND, con chips disponibles comercialmente que ahora superan las 200 capas. La arquitectura está diseñada para el acceso a datos a nivel de bloque, optimizando el rendimiento para cargas de trabajo de IA modernas en comparación con la DRAM direccionable por bytes. “A diferencia de la DRAM direccionable por bytes, nuestro dispositivo CCD 3D está diseñado para proporcionar acceso a datos a nivel de bloque, lo que se adapta mejor a las cargas de trabajo modernas de IA”, afirmó Maarten Rosmeulen, director del programa de memoria de almacenamiento.
Los planes futuros posicionan esta arquitectura como un dispositivo CXL Tipo 3, facilitando la comunicación entre GPU, CPU y aceleradores de acuerdo con los estándares de la industria. Hay varios desafíos que abordar, incluida la gestión térmica, la escalabilidad de capas y la integración del prototipo en el mundo real. Sin embargo, si tiene éxito, esta arquitectura de memoria podría reducir significativamente los costos asociados con la DRAM en las infraestructuras de IA.
La investigación en curso de Imec puede conducir al establecimiento de una nueva categoría de arquitecturas de memoria que superen los diseños actuales, lo que indica un futuro prometedor para los avances en la tecnología de la memoria.
